Teil 2 des Interviews mit Prof. Martin Schneider-Ramelow thematisiert den Spagat zwischen Kosten und Nachhaltigkeit im Forschungsfeld Mikroelektronik.
Inhaltsverzeichnis
1. 2,5D-/ 3D-Hetero-Integration – Anwendungsbereiche
2. Größe von Halbleitern – Grenzen des physikalisch Möglichen
3. Was ein High-End Performance Package ausmacht
4. Fraunhofer IZM fokussiert Wafer Level Packaging und Large-Area-Substrat-Systemintegration
5. Zuverlässigkeitsbewertungen auf abgestimmten Technologieebenen
Wie stellen Sie sich die Zukunft der Mikroelektronik vor? Welche wichtigen Trends werden Ihrer Meinung nach die kommenden Jahre prägen?
Prof. Dr.-Ing. Martin Schneider-Ramelow: Tatsache ist, dass wir in Europa nicht die Logik- und die Memory-Bausteine mit den feinsten Strukturbreiten innerhalb der Halbleiter (Nodes) produzieren werden, selbst wenn große Hersteller wie Intel oder TSMC sich hier ansiedeln wollen. Auf diesem Gebiet sind bekanntlich nur einige wenige große internationale Hersteller tätig, die den Maschinenpark und Aufwand betreiben können, um Nodes kleiner als 5 nm herzustellen. Aber es wird immer wichtiger, diese Bauelemente mit anderen Bausteinen, die andere innere Strukturen aufweisen, mit Sensorik, Leistungselektronik, Spannungsversorgung usw. zusammenzubringen.
Am Fraunhofer IZM forschen und arbeiten wir bereits seit vielen Jahren an der 2,5D-/3D-Hetero-Integration. Die Ausstattung und die Möglichkeiten, die unser Institut zur Forschung und Entwicklung auf diesem Gebiet hat, sind einzigartig in Europa. Das hat mich bestärkt, dem Haus solange verbunden zu bleiben und den Ruf als Institutsleiter anzunehmen.
Einige Firmen sprechen bereits von der 5,5D-Hetero-Integration. Gemeint ist die Kombination aus 2,5D und 3D. Das heißt, Chips werden übereinandergestapelt und elektrisch miteinander verbunden und zusätzlich auf einem Interposer oder organischen Substrat miteinander verbunden, auf dem sich weitere Bauelemente sowie Halbleiter oder Chiplets befinden. Beim Packaging zeichnet sich der Trend ab, immer weiter in die Breite und Höhe zu gehen. Unser Institut für Mikrointegration ist in diesem Bereich sehr gut aufgestellt. Unser Ziel ist, hierbei auch weiterhin eine Vorreiterrolle einzunehmen.
2,5D-/ 3D-Hetero-Integration – Anwendungsbereiche
Welche Anwendungsbereiche treiben die 2,5D-/ 3D-Hetero-Integration maßgeblich voran?
Schneider-Ramelow: Es sind genau die Schlagwörter, die seit 3 bis 5 Jahren in der Fachwelt zu hören sind. Die Nachfrage nach Hochleistungsanwendungen im Zusammenhang mit Rechenzentren, High Performance Computing (HPC), Quantencomputing und neuromorphem Rechnen, Smart Sensing, Optoelektronik, 5G- und 6G-Kommunikation, Künstlicher Intelligenz (KI) und auch dem Autonomen Fahren steigt stetig an.
Zum einen treibt das Training und die Inferenz der KI die Nachfrage nach Servern für Rechenzentren an. Zum anderen werden zunehmend mehr Supercomputer eingesetzt, um komplexe Aufgaben wie z.B. die Darstellung digitaler Zwillinge und Berechnungen für die Klimaforschungen und Quantenmechanik auszuführen. Nicht zuletzt erfreuen sich Cloud-Computing und Video-Streaming zunehmender Beliebtheit. Bei all diesen Anwendungen entstehen extrem viele Daten. Deren Verarbeitung und Übertragung erfordert ein viel besseres Computing. Mit der 3D-Hetero-Integration leistet das Fraunhofer IZM einen wichtigen Beitrag dazu.
Größe von Halbleitern – Grenzen des physikalisch Möglichen
Wenn die Leiterbahnen zukünftig noch enger, die Via-Durchmesser noch kleiner und die Wafer-Dicken noch dünner werden – wann erreichen wir die Grenze des physikalisch Möglichen?
Schneider-Ramelow: Im Zusammenhang mit dem Mooreschen Gesetz hieß es vor einigen Jahren, dass mit den feinen inneren Strukturen langsam Schluss sein wird. Einige führende Hersteller haben angekündigt, in Zukunft auf Nodes von kleiner 5 nm zu setzen. Vor einigen Jahren konnte sich das noch niemand vorstellen. Auch bei den feineren Strukturen auf der Leiterplatte also den organischen Substraten zeichnet sich ein neuer Trend bei den feineren Strukturen ab, der den unteren einstelligen Mikrometer-Bereich anstrebt. Noch ist das nicht State-of-the-Art. Ich bin überzeugt, dass die Kolleg:innen an unserem Institut diese Thematik maßgeblich weiter vorantreiben werden. Der Grundstein, in noch kleinere Bereiche vorzudringen, ist bereits gelegt. Zum einen wenden wir neue Technologien wie das Hybrid-Bonding an. Zum anderen stehen uns dank großer Forschungs- und Fördermaßnahmen zahlreiche neue Geräte zur Verfügung, mit denen sich noch kleinere Strukturen umsetzen lassen.
Bild: Fraunhofer IZM/Matthildur Valfells
Seit 2022 ist das Fraunhofer IZM mit dem QuantumPackagingLab eine der führenden Anlaufstellen für die Entwicklung zuverlässiger Packaging-Ansätze rund um die Quantenphotonik. Unsere Expert*innen für optische Verbindungstechnik verfügen beispielsweise über einen speziellen 3D-Drucker zur Laserbearbeitung von Glas mit einer Genauigkeit von etwa 1 μm bei 200 x 200 mm. Nach unserer Kenntnis sind bisher nur 10 Maschinen weltweit in diesem Forschungskontext im Einsatz. Das Gerät ist für vier Verfahren ausgelegt: selektives laserinduziertes Ätzen von Glas, Schweißen von Glas, Schreiben von 3D-Wellenleitern und 2-Photonen-Polymerisation. Normalerweise ist für jeden dieser Prozesse eine einzelne Maschine notwendig.
Quantentechnologien und Highspeed-Rechner mit Supraleitern gehören zu den aktuellen Elektronik-Trends. Doch sind die Strukturen, mit denen etwa Qubits auf Chips angesteuert und in Echtzeit ausgelesen werden können, bislang noch größer als die Qubits selbst. Eine Forschungsgruppe unseres Instituts hat jüngst einen Prozess entwickelt, mit dem sie die Anschlussdichte mit Indiumbumps im Vergleich zu bisherigen Lösungen verdoppeln. Mit dieser Technologie wollen sie nun die Ansteuerelektronik optimieren. Zusätzlich haben wir an unserem Berliner Standort ein Kryomesslabor eingerichtet, mit dem die Leistungsfähigkeit der Elektronikaufbauten bei Temperaturen von wenigen Kelvin getestet werden kann.
Um auf die Ausgangsfrage zurückzukommen, wir werden irgendwann tatsächlich nicht mehr kleiner werden können. Letztendlich wird die bereits von Rack zu Rack genutzte photonische Datenübertragung auch direkt in die Leiterplatten gehen sowie von Chip-to-Chip erfolgen. Daran arbeiten wir bereits seit einigen Jahren.
Bild: Fraunhofer IZM
Was ein High-End Performance Package ausmacht
Auf der aktuellen Institutsbroschüre ist eine Visualisierung eines High-End Performance Packages (HEPP) abgebildet. Was hat es mit dieser Abbildung auf sich und was genau macht ein HEPP aus?
Schneider-Ramelow: Die Grafik visualisiert, wie verrückt die Systeme werden, wenn sie hochfunktional sein sollen und welche Technologien dafür notwendig sind. Wir zeigen fiktiv auf, was heute bereits alles beim High-End Performance Packaging gemacht wird und wo unser Institut auf dem Gebiet der Hetero-Integration aktiv ist. Wir bringen Chips auf und in die Leiterplatte. Wir bauen Interposer, stapeln Chips und verarbeiten MEMS in Systemen. Wir kümmern uns um das Cooling, Antennen und die Datenübertragung. Das Fraunhofer IZM ist das Packaging-Institut in Deutschland, Europa und weltweit.
Die derzeitige Herausforderung besteht darin, dass die Industrie neue Maßstäbe setzt, was die feineren Strukturen, Mikro-Bumps, Fine Lines und Spaces angeht. Um hierbei mitzuhalten und selbst Innovationen zu liefern, benötigen wir die neuesten Maschinen und Messtechniken. Unser Beitrag ist es, Systeme zu entwickeln und aufzubauen, die die Industrie dann produzieren kann. Während wir das Gesamtkonzept betrachten, konzentrieren sich die Firmen auf bestimmte Entwicklungsbereiche z.B. auf das Packaging, die Entwicklung des Chip-Designs oder die Herstellung von Chips, MEMS oder Sensoriken. Aus diesen einzelnen Bausteinen muss am Ende jedoch ein funktionsfähiges System entstehen.
Wir verstehen uns als Bindeglied zwischen den Herstellern der Materialen, Maschinen, Komponenten und den Spezialisten der Aufbau- und Verbindungs-Technik. Als anwendungsorientiertes Forschungsinstitut ist unser Ansatz, zu verstehen, was die jeweilige Anwendung für Bedarfe und Anforderungen an Technologien, Komponenten und Materialien sowie Zuverlässigkeit hat. Bei den Vorbereitungen für den Europäischen Chips Act (ECA) stehen wir im Zentrum aller Aktivitäten.
Fraunhofer IZM fokussiert Wafer Level Packaging und Large-Area-Substrat-Systemintegration
Im Zusammenhang mit Advanced Packaging ist immer häufiger vom Hybrid-Bonding und der Chiplet-Integration zu lesen. Auf der anderen Seite müssen beim Packaging von modernen Leistungshalbleitern wie Siliziumkarbid (SiC) oder Galliumnitrid (GaN) neue Wege beschritten werden. Wie ist das Fraunhofer IZM hierzu aufgestellt?
Schneider-Ramelow: Wie bereits erläutert, fokussiert sich die Mikroelektronikindustrie seit einigen Jahren verstärkt auf die heterogene Integration, um mehr Rechen-, Speicher- und andere Funktionen auf einer bestimmten Fläche zu integrieren. Um die 3D-Verbindungsdichte zu erhöhen, werden mehrere fortschrittliche und/oder ausgereifte Chips in einem einzigen Gehäuse untergebracht. Bei Hochleistungsanwendungen schrumpft die Anforderung an den IO-Abstand jedoch unter das Maß, das mit Flip-Chip-Verbindungen erreicht werden kann. Um Chiplets mit einem Abstand von 10 μm miteinander zuverlässig zu verbinden, ist die Hybrid-Bonding-Technologie derzeit die einzige Option.
Seit mehreren Jahren arbeiten wir an unserem Standort in Sachsen in Industrie-Projekten an dem Thema Hybrid-Bonding. Bisher arbeiten wir mit Verbindungsbreiten von 4, 5 – 6 Mikrometern. Um in einen Bereich auf die Hälfte herunterzukommen sind derzeit Kooperationen notwendig, da wir noch nicht über den dafür notwendigen Maschinenpark verfügen. Aber wir planen über Förderprogramme (u.a. den ECA) die dafür notwendigen Geräte anzuschaffen. Wir wissen, wie und unter welchen Bedingungen das im Reinraum funktioniert. Für die erwarteten Strukturen im Sub-Mikrometerbereich zum Ende dieses Jahrzehnts sind noch umfangreiche Entwicklungen zu leisten.
Bild: Fraunhofer IZM
Auch bei dem Thema Chiplets haben wir eine Vorreiterrolle inne. Wir arbeiten sowohl auf Silizium- und Glas-Interposern und eruieren zudem, die Möglichkeit auf organischen Substraten zu arbeiten. Es ist zu erwarten, dass in den nächsten Jahren die inneren Chip-Strukturen bei einigen Halbleitertypen auf einen Bereich von unter 2 nm runtergehen. Was die Ankontaktierung dieser Chips auf Substraten betrifft, sind bei den Substraten in Asien bereits erste IC-Substrate mit zwei Mikrometern Lines und Spaces (L/S) in der Anwendung. Jedoch sind hier noch eine Reihe technischer Fragestellungen zu beantworten, z.B. ob die Hochfrequenz-Tauglichkeit und die Signal-Integrität gegeben sind und wie findet die Entwärmung des Systems statt? Das sind genau die Herausforderungen, die mich auch persönlich motivieren.
Wichtig zu verstehen ist, dass das Fraunhofer IZM keine Halbleiter fertigt, d.h. wir sind kein CMOS-Institut, welches Chips designt und fertigt. Wir fangen beim Wafer an. Wenn aber zukünftig auch die Außenanschlüsse der Chips und andere Bauelemente immer kleiner werden und als System auf ein organisches, glasbasiertes oder keramisches Substrat gebracht oder gar in die Leiterplatte eingebettet werden sollen, ist noch einige Entwicklungsarbeit notwendig. An dieser Stelle kommt das Fraunhofer IZM wieder ins Spiel. Unsere zwei Haupttechnologien sind zum einen das Wafer Level Packaging und zum anderen die (Large Area)-Substrat-Systemintegration, die beide stringent weiterentwickelt werden. Mit Hilfe der Leiterplatten-Technologie haben wir Leistungs-Halbleiter teilweise mit keramischen Interposern eingebettet, um hoch performante Leistungselektronik zu realisieren. Dafür bauen wir Subsysteme, Module und Systeme und kümmern uns auch um das Gehäuse und die Kühlung. Unser Institut ist seit vielen Jahren bei der ECPE, dem europäischen Kompetenzzentrum für Leistungselektronik, in der Vorentwicklung mit unseren Zukunftsthemen engagiert. Ich bin mir sehr sicher, dass wir zukünftig wesentliche Beiträge für die Mikroelektronik leisten werden. Fest steht, in den kommenden 30 Jahren gehen uns die Forschungsthemen nicht aus.
Zuverlässigkeitsbewertungen auf abgestimmten Technologieebenen
Das Fraunhofer IZM trägt neben dem Begriff der Mikrointegration den Begriff Zuverlässigkeit im Namen. An welcher Stelle sollten Zuverlässigkeitsbewertungen idealerweise ansetzen?
Schneider-Ramelow: Die Zuverlässigkeit von Elektronik ist die Basis für funktionierende Systeme. Am Fraunhofer IZM betrachten wir das High-End Performance Packaging also die Heterosystemintegration von den Materialien, Komponenten und Maschinen über die Aufbau- und Verbindungstechnologien sowie Test, Charakterisierung und Zuverlässigkeit bis zur Anwendung als Ganzes. Wir sind daher besonders stark in der Physics-of-Failure-Analysis. D.h. wenn wir neue Systeme mit neuen Materialien und feineren Strukturen bauen, dann wissen wir je nachdem in welches Anwendungsgebiet diese fließt, welche Beanspruchungen zu erwarten sind. So können wir gezielt elektronische Systeme zuverlässig ausrichten und simulieren. Für uns interessant ist, wenn wir die Simulation auf die von uns neu entwickelten Technologien und neu eingesetzt Materialien anwenden. Wir machen nicht nur die Zuverlässigkeitstests und -analysen, sondern beschreiben darauf basierend den Fehler- und Versagensmechanismus. Was nutzt es, ein System aufzubauen, dass in der Anwendung nach zwei Tagen defekt ist.
Die Bewertung der Zuverlässigkeit muss auf abgestimmten Technologieebenen erfolgen und setzt zwingend das Verständnis für das jeweilige System voraus. Wo, wie und wann wird das Bauteil verbaut und welchen Stressfaktoren (Temperaturhöhe und -wechsel, Feuchtebeanspruchung, Belastungsdauer, etc.) ist es dabei ausgesetzt? Messungen zur Zuverlässigkeit sollten so frühzeitig wie möglich im Prozess erfolgen.Die Notwendigkeit einer technologiebegleitenden Zuverlässigkeitsanalyse wird bei dem Thema Chiplets eine immer größere Rolle spielen. Werden Chips von unterschiedlichen Herstellern und Technologie in einem Multi-Package verbaut, reicht im schlimmsten Fall ein „schlechter“ Chip oder ein unzureichender Interconnect aus, um zum Ausfall des Gesamtsystems zu führen. (eve)
